D'Verpackung vun Hallefleiter huet sech vun traditionellen 1D-PCB-Designen zu moderner 3D-Hybridbindung op Waferniveau entwéckelt. Dës Entwécklung erméiglecht en Ofstand tëscht Verbindungen am Beräich vun engem Eenzelstelleger Mikrometer, mat Bandbreiten vu bis zu 1000 GB/s, wärend eng héich Energieeffizienz bäibehale gëtt. Am Kär vun den fortgeschrattene Hallefleiterverpackungstechnologien stinn 2,5D-Verpackung (woubäi Komponenten niewenteneen op enger Zwëschenschicht placéiert ginn) an 3D-Verpackung (wat d'vertikal Stapelung vun aktiven Chips enthält). Dës Technologien si wichteg fir d'Zukunft vun HPC-Systemer.
D'2.5D-Verpackungstechnologie benotzt verschidde Materialien fir Zwëscheschichten, jidderee mat senge Vir- an Nodeeler. Silizium (Si) Zwëscheschichten, dorënner voll passiv Siliziumwaferen a lokaliséiert Siliziumbrécken, si bekannt dofir, déi bescht Verdrahtungsméiglechkeeten ze bidden, wat se ideal fir High-Performance Computing mécht. Si si awer deier wat Material a Fabrikatioun ugeet a si mat Aschränkungen am Verpackungsberäich konfrontéiert. Fir dës Problemer ze reduzéieren, gëtt d'Benotzung vu lokaliséierte Siliziumbrécken ëmmer méi grouss, andeems Silizium strategesch agesat gëtt, wou fein Funktionalitéit entscheedend ass, wärend gläichzäiteg d'Flächbeschränkungen adresséiert ginn.
Organesch Zwëscheschichten, déi aus Fan-Out-Gedrénks aus Plastik benotzen, sinn eng méi kosteneffektiv Alternativ zu Silizium. Si hunn eng méi niddreg dielektresch Konstant, wat d'RC-Verzögerung am Pak reduzéiert. Trotz dëse Virdeeler hunn organesch Zwëscheschichten Schwieregkeeten, deeselwechten Niveau vun der Reduktioun vun Interconnect-Features z'erreechen wéi Silizium-baséiert Pakagen, wat hir Uwendung an High-Performance-Computer-Applikatioune limitéiert.
Glas-Tëscheschichten hunn e grousst Interessi geweckt, besonnesch nodeems Intel viru kuerzem eng Verpackung fir Testfahrzeugen op Glas lancéiert huet. Glas bitt verschidde Virdeeler, wéi den justierbare Koeffizient vum thermeschen Ausdehnungskoeffizient (CTE), eng héich Dimensiounsstabilitéit, glat a flaach Uewerflächen an d'Fäegkeet, d'Panelfabrikatioun z'ënnerstëtzen, wat et zu engem villverspriechenden Kandidat fir Tëscheschichten mat Verdrahtungsméiglechkeeten mécht, déi mat Silizium vergläichbar sinn. Nieft den techneschen Erausfuerderungen ass den Haaptnodeel vun de Glas-Tëscheschichten awer den onreifen Ökosystem an de Manktem u grousser Produktiounskapazitéit. Mat der Reife vum Ökosystem an der Verbesserung vun de Produktiounskapazitéiten kéinten d'glasbaséiert Technologien an der Hallefleederverpackung weider wuessen an adoptéiert ginn.
Wat d'3D-Verpackungstechnologie ugeet, gëtt d'Cu-Cu Bump-less Hybrid Bonding zu enger féierender innovativer Technologie. Dës fortgeschratt Technik erreecht permanent Verbindungen andeems dielektresch Materialien (wéi SiO2) mat agebettene Metaller (Cu) kombinéiert ginn. D'Cu-Cu Hybrid Bonding kann Ofstänn ënner 10 Mikrometer erreechen, typescherweis am Eenzelstellege Mikrometerberäich, wat eng bedeitend Verbesserung par rapport zur traditioneller Mikro-Bump-Technologie duerstellt, déi Bump-Ofstänn vu ronn 40-50 Mikrometer huet. Zu de Virdeeler vun der Hybrid Bonding gehéieren erhéicht I/O, verbessert Bandbreet, verbessert 3D vertikal Stacking, besser Energieeffizienz a reduzéiert parasitär Effekter an thermesch Resistenz wéinst dem Feele vu Buedemfëllung. Dës Technologie ass awer komplex ze produzéieren an huet méi héich Käschten.
2.5D- an 3D-Verpackungstechnologien ëmfaassen verschidde Verpackungstechniken. An der 2.5D-Verpackung kann se, ofhängeg vun der Wiel vun den Zwëscheschichtmaterialien, a Siliziumbaséiert, organesch baséiert a glasbaséiert Zwëscheschichten agedeelt ginn, wéi an der Figur uewen gewisen. An der 3D-Verpackung zielt d'Entwécklung vun der Mikro-Bump-Technologie drop of, d'Ofstandsdimensiounen ze reduzéieren, awer haut kënnen duerch d'Adoptioun vun der Hybridbindungstechnologie (eng direkt Cu-Cu-Verbindungsmethod) eenstelleg Ofstandsdimensiounen erreecht ginn, wat e bedeitende Fortschrëtt an dësem Beräich markéiert.
**Wichteg technologesch Trends fir ze beobachten:**
1. **Grouss Zwëscheschichtberäicher:** IDTechEx hat virdru virausgesot, datt wéinst der Schwieregkeet fir Silizium-Zwëscheschichten, déi eng 3x Retikelgréisstlimit iwwerschreiden, 2,5D Silizium-Bréckléisungen d'Silizium-Zwëscheschichten geschwënn als Haaptwiel fir d'Verpakung vun HPC-Chips ersetzen géifen. TSMC ass e wichtege Fournisseur vun 2,5D Silizium-Zwëscheschichten fir NVIDIA an aner féierend HPC-Entwéckler wéi Google an Amazon, an d'Firma huet viru kuerzem d'Masseproduktioun vun hirem CoWoS_L vun der éischter Generatioun mat enger 3,5x Retikelgréisst ugekënnegt. IDTechEx erwaart, datt dësen Trend sech weiderentwéckelt, mat weidere Fortschrëtter, déi an hirem Bericht iwwer déi grouss Akteuren diskutéiert ginn.
2. **Verpackung op Panelniveau:** D'Verpackung op Panelniveau ass zu engem wichtege Schwéierpunkt ginn, wéi op der Taiwan International Semiconductor Exhibition 2024 ervirgehuewe gouf. Dës Verpackungsmethod erlaabt d'Benotzung vu gréisseren Zwëscheschichten an hëlleft d'Käschten ze reduzéieren andeems méi Päckchen gläichzäiteg produzéiert ginn. Trotz hirem Potenzial mussen Erausfuerderungen ewéi d'Verformungsmanagement nach ëmmer ugepaakt ginn. Seng wuessend Bedeitung reflektéiert déi wuessend Nofro no gréisseren, méi käschtegënschtegen Zwëscheschichten.
3. **Glas-Zwëscheschichten:** Glas entwéckelt sech als e staarkt Kandidatmaterial fir d'Erreeche vu feine Verdrahtungen, vergläichbar mat Silizium, mat zousätzleche Virdeeler wéi justierbaren CTE a méi héijer Zouverlässegkeet. Glas-Zwëscheschichten sinn och kompatibel mat Verpackungen op Panelniveau, wat de Potenzial fir héichdicht Verdrahtungen zu méi handhabbar Käschten bitt, wat et zu enger villverspriechender Léisung fir zukünfteg Verpackungstechnologien mécht.
4. **HBM Hybrid Bonding:** 3D Koffer-Koffer (Cu-Cu) Hybrid Bonding ass eng Schlësseltechnologie fir ultra-fein vertikal Verbindungen tëscht Chips z'erreechen. Dës Technologie gouf a verschiddene High-End Serverprodukter benotzt, dorënner AMD EPYC fir gestapelte SRAM a CPUs, souwéi d'MI300 Serie fir d'Stapelung vu CPU/GPU-Blöcken op I/O-Dies. Hybrid Bonding soll eng entscheedend Roll an zukünftegen HBM-Fortschrëtter spillen, besonnesch fir DRAM-Stacks, déi 16-Hi oder 20-Hi Schichten iwwerschreiden.
5. **Co-packaged optesch Geräter (CPO):** Mat der wuessender Nofro fir méi héijen Datenduerchgank a Energieeffizienz huet d'optesch Verbindungstechnologie vill Opmierksamkeet kritt. Co-packaged optesch Geräter (CPO) ginn zu enger Schlësselléisung fir d'I/O-Bandbreet ze verbesseren an den Energieverbrauch ze reduzéieren. Am Verglach mat der traditioneller elektrescher Iwwerdroung bitt optesch Kommunikatioun verschidde Virdeeler, dorënner eng méi niddreg Signaldämpfung iwwer grouss Distanzen, eng reduzéiert Iwwersetzungsempfindlechkeet an eng däitlech erhéicht Bandbreet. Dës Virdeeler maachen CPO zu enger idealer Wiel fir datenintensiv, energieeffizient HPC-Systemer.
**Schlësselmäert fir ze beobachten:**
De primäre Maart, deen d'Entwécklung vun 2,5D- an 3D-Verpackungstechnologien dreift, ass ouni Zweiwel den High-Performance Computing (HPC)-Secteur. Dës fortgeschratt Verpackungsmethoden si wichteg fir d'Limiten vum Moore-Gesetz ze iwwerwannen, andeems se méi Transistoren, Speicher a Verbindungen an engem eenzege Pak erméiglechen. D'Zersetzung vu Chips erméiglecht och eng optimal Notzung vu Prozessknueten tëscht verschiddene funktionelle Blöcke, wéi zum Beispill d'Trennung vun I/O-Blöcke vu Veraarbechtungsblöcke, wat d'Effizienz weider verbessert.
Nieft dem High-Performance Computing (HPC) gëtt erwaart, datt och aner Mäert duerch d'Adoptioun vun fortgeschrattene Verpackungstechnologien e Wuesstem erzielen. An de 5G- a 6G-Secteuren wäerten Innovatiounen wéi Verpackungsantennen a modern Chipléisungen d'Zukunft vun den Architekturen vu drahtlosem Zougangsnetz (RAN) prägen. Autonom Gefierer wäerten och profitéieren, well dës Technologien d'Integratioun vu Sensorsuiten a Recheneenheeten ënnerstëtzen, fir grouss Datenmengen ze veraarbechten, wärend gläichzäiteg Sécherheet, Zouverlässegkeet, Kompaktheet, Energie- a Wärmemanagement a Käschteeffizienz garantéiert ginn.
Konsumentelektronik (dorënner Smartphones, Smartwatches, AR/VR-Geräter, PCs a Workstations) konzentréiere sech ëmmer méi op d'Veraarbechtung vu méi Daten a méi klenge Raimlechkeeten, trotz engem gréissere Schwéierpunkt op Käschten. Fortgeschratt Hallefleederverpackung wäert eng Schlësselroll an dësem Trend spillen, obwuel d'Verpackungsmethoden sech vun deenen an HPC ënnerscheede kënnen.
Zäitpunkt vun der Verëffentlechung: 07. Oktober 2024